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工作職責:
1、負責從Netlist到GDSII的物理設計全流程，包括布局布線、電源規劃、時鐘樹生成、靜態時序分析、物理驗證、電源網絡分析和低功耗設計檢查等；
2、解決設計中的時序/擁塞/電壓降/電遷移等問題；
3、有機會接觸多種不同的設計、參與頂層相關工作，比如全芯片的布局規劃以及物理模塊劃分、Singoff工作等；
4、解決模塊的時序/擁塞/電壓降電遷移等問題；
5、研究先進工藝特點，開發新的物理設計流程。
任職資格:
1、電子/微電子/通信等相關專業，碩士及以上學歷；
2、了解芯片設計實現流程；
3、熟悉集體管電路結構者優先，熟悉數字后端自動布局布線流程者優先，有物理設計相關經驗者優先；
4、熟悉Cadence /Synopsys PR工具的使用者優先；
5、熟悉Verilog語言，熟悉Makefile/Tcl/Perl等腳本語言開發者優先；
6、有良好的英語閱讀和書面溝通能力，具備認真細致、積極主動的工作態度和良好的團隊合作能力。